DDR5 SDRAM - DDR5 SDRAM

Эта статья про DDR5 SDRAM. Информацию о графике DDR5 на базе DDR3 см. GDDR5 SDRAM.

DDR5 SDRAM
Синхронная динамическая память с произвольным доступом с двойной скоростью передачи данных 5
Тип баран
РазработчикJEDEC
ТипСинхронная динамическая память с произвольным доступом
Поколение5-е поколение
Дата выхода14 июля 2020 г. (2020-07-14) [1]
Напряжение1,1 В
ПредшественникDDR4 SDRAM

DDR5 SDRAM официальное сокращение для Синхронная динамическая память с произвольным доступом с двойной скоростью передачи данных 5. По сравнению с предшественником DDR4 SDRAM, DDR5 планируется снизить энергопотребление, увеличив при этом вдвое пропускная способность.[2] Стандарт, изначально рассчитанный на 2018 г.,[3] был выпущен 14 июля 2020 года.[1]

Новая функция, называемая Decision Feedback Equalization (DFE), обеспечивает масштабируемость скорости ввода-вывода для увеличения пропускной способности и повышения производительности. DDR5 поддерживает больше пропускная способность чем его предшественник, DDR4, с возможной скоростью 4,8 гигабит в секунду - но не при запуске.[4] DDR5 будет примерно столько же задержка как DDR4 и DDR3.[5]

Рамбус анонсировала рабочий модуль DDR5 DIMM в сентябре 2017 года.[6][7] 15 ноября 2018 г. СК Хайникс объявила о завершении разработки своего первого чипа оперативной памяти DDR5; он работает на 5200 МТ / с при 1,1 вольт.[8] В феврале 2019 года SK Hynix анонсировала чип 6400 МТ / с, самую высокую скорость, официально разрешенную предварительным стандартом DDR5.[9] Некоторые компании планировали вывести первые продукты на рынок к концу 2019 года.[10] Первый в мире чип DDR5 DRAM был официально выпущен SK Hynix 6 октября 2020 года. [11] [12]

Отдельный стандарт JEDEC LP-DDR5 (Low Power Double Data Rate 5), предназначенный для ноутбуков и смартфонов, был выпущен в феврале 2019 года.[13]

По сравнению с DDR4, DDR5 дополнительно снижает напряжение памяти до 1,1 В, что снижает энергопотребление. Модули DDR5 могут включать встроенные регуляторы напряжения для достижения более высоких скоростей; поскольку это приведет к увеличению стоимости, ожидается, что он будет реализован только на серверных и, возможно, высокопроизводительных потребительских модулях.[7] DDR5 поддерживает скорость 51,2ГБ / с за модуль[14] и 2 канала памяти на модуль.[15][16]

Ожидается, что большинство сценариев использования, которые в настоящее время используют DDR4, в конечном итоге перейдут на DDR5. Для использования на настольных компьютерах и серверах (ноутбуки предположительно будут использовать LPDDR5 вместо этого), встроенные контроллеры памяти, например Процессоры Intel и AMD должны будут его поддерживать; по состоянию на июнь 2020 года не было никаких официальных объявлений о поддержке, но просочившиеся слайды показывают запланированную поддержку DDR5 на Intel 2021 Sapphire Rapids микроархитектура.[17] Процессоры AMD Ryzen серии 5000 по-прежнему используют оперативную память DDR4.[18] Сообщается, что утечка внутренней дорожной карты AMD покажет поддержку DDR5 на 2022 год Дзен 4 Процессоры и APU Zen 3+.[19]

Модули DIMM против микросхем памяти

В то время как предыдущие поколения SDRAM допускали использование небуферизованных модулей DIMM, которые состояли из микросхем памяти и пассивной проводки (плюс небольшой обнаружение серийного присутствия ROM), модули DDR5 DIMM требуют дополнительных активных схем, что делает интерфейс DIMM отличным от интерфейса самих микросхем RAM.

Модули DDR5 DIMM поставляются с общим питанием 12 В и питанием интерфейса управления 3,3 В,[20] и использовать бортовую схему (a интегральная схема управления питанием[21] и связанные пассивные компоненты ) для преобразования в более низкое напряжение, необходимое для микросхем памяти. Окончательное регулирование напряжения близко к точке использования обеспечивает более стабильную мощность и отражает развитие модули регуляторов напряжения для блоков питания процессора.

Все модули DDR5 DIMM зарегистрированный; микросхема «зарегистрированного тактового генератора» (RCD) преобразует 7-битную двойная скорость передачи данных Командная / адресная шина к DIMM для 14-битных сигналов команд / адреса с одной скоростью передачи данных, ожидаемых микросхемами DRAM.

Каждый модуль DIMM имеет два независимых канала. В то время как более ранние поколения SDRAM имели одну шину CA, управляющую 64 или 72 (без ECC / ECC) линиями данных, каждый DDR5 DIMM имеет две шины CA, управляющие каждой из 32 или 40 (без ECC / ECC) линий данных, в общей сложности 64 или 80 строк данных. Эта 4-байтовая ширина шины, умноженная на удвоенную минимальную длину пакета, равную 16, сохраняет минимальный размер доступа в 64 байта, что соответствует строка кеша размер, используемый x86 микропроцессоры.

Операция

Стандартные скорости памяти DDR5 варьируются от 4800 до 6400 миллионов передач в секунду (от PC5-38400 до PC5-51200). Позже могут быть добавлены более высокие скорости, как это было с предыдущими поколениями.

По сравнению с DDR4 SDRAM минимальная длина пакета была увеличена вдвое до 16 с возможностью «прерывания пакета» после 8 передач. Диапазон адресации также немного расширен:

  • Количество битов идентификатора чипа остается равным 3, что позволяет размещать до 8 чипов в стеке.
  • Был добавлен бит третьей группы банков (BG2), позволяющий использовать до 8 групп банков.
  • Максимальное количество банков на группу банков остается равным 4.
  • Число битов адреса строки остается равным 17, максимум 128К строк.
  • Добавлен еще один бит адреса столбца (C10), что позволяет использовать до 8192 столбцов (страницы 1 КиБ) в × 4 чипах.
  • Три младших бита адреса столбца (C0, C1, C2) удаленный; все операции чтения и записи должны начинаться с адреса столбца, кратного 8.
  • Один бит зарезервирован для расширения адресации как либо четвертый бит идентификатора чипа (CID3) или же бит адреса дополнительной строки (R17).

Кодировка команд

Кодировка команд DDR5[22][требуется окончательная стандартная проверка ]
КомандаCSБиты команд / адресов (CA)
012345678910111213
Активный (активировать)
Открыть строку		LLLРяд R0–3банкГруппа банковЧип CID0–2
ЧАСРяд R4–16R17 /
CID3
Не назначено, зарезервированоLLЧАСV
ЧАСV
Не назначено, зарезервированоLЧАСLLLV
ЧАСV
Написать шаблонLЧАСLLЧАСLЧАСбанкГруппа банковЧип CID0–2
ЧАСVКолонка C3–10VAPЧАСVCID3
Не назначено, зарезервированоLЧАСLLЧАСЧАСV
ЧАСV
Запись в регистр режимаLЧАСLЧАСLLАдрес MRA0–7V
ЧАСДанные MRD0–7VCWV
Регистр режима чтенияLЧАСLЧАСLЧАСАдрес MRA0–7V
ЧАСVCWV
НаписатьLЧАСLЧАСЧАСLBLбанкГруппа банковЧип CID0–2
ЧАСVКолонка C3–10VAPWRPVCID3
ЧитатьLЧАСLЧАСЧАСЧАСBLбанкГруппа банковЧип CID0–2
ЧАСVКолонка C3–10VAPVCID3
Vref CALЧАСЧАСLLLДанныеV
Обновить всеLЧАСЧАСLLЧАСCID3VLЧип CID0–2
Обновить тот же банкLЧАСЧАСLLЧАСCID3банкVЧАСЧип CID0–2
Предварительно зарядить всеLЧАСЧАСLЧАСLCID3VLЧип CID0–2
Предоплата в том же банкеLЧАСЧАСLЧАСLCID3банкVЧАСЧип CID0–2
Предварительная зарядкаLЧАСЧАСLЧАСЧАСCID3банкГруппа банковЧип CID0–2
Не назначено, зарезервированоLЧАСЧАСЧАСLLV
Самостоятельное обновление записиLЧАСЧАСЧАСLЧАСVLV
Вход при отключении питанияLЧАСЧАСЧАСLЧАСVЧАСODTV
Универсальная командаLЧАСЧАСЧАСЧАСLКоманда CMD0–7V
Выход при отключении питания,
Нет операции		LЧАСЧАСЧАСЧАСЧАСV
Отменить выбор (нет операции)ЧАСИкс
  • Уровень сигнала
    • H, высокий
    • L, низкий
    • V, действительный, низкий или высокий
    • X, не имеет значения
  • Логический уровень
    •   Активный
    •   Неактивный
    •   Неиспользованный
  • Биты управления
    • AP, Автоматическая предзарядка
    • CW, контрольное слово
    • BL, Длина пакета ≠ 16
    • WRP, Написать частичное
    • ODT, ODT остается включенным

Кодировка команд была значительно переработана и вдохновлена LP-DDR4; команды отправляются с использованием одного или двух циклов с 14-битной шиной. Некоторые простые команды (например, предварительная зарядка) занимают один цикл, в то время как любые, которые включают адрес (активация, чтение, запись), используют два цикла для включения 28 бит информации.

Также, как и в LPDDR, теперь есть регистры режима 256 × 8-бит, а не регистры 8 × 13-бит. И вместо того, чтобы один регистр (MR7) зарезервирован для использования зарегистрированной микросхемой драйвера тактовой частоты, определяется полный второй банк регистров режима (выбирается с помощью бита CW).

Команда «Записать шаблон» является новой для DDR5; это идентично команде записи, но данные не передаются. Вместо этого диапазон заполняется копиями 1-байтового регистра режима (по умолчанию все равно нулю). Хотя это занимает столько же времени, что и обычная запись, отсутствие управления линиями данных позволяет сэкономить энергию. Кроме того, записи в несколько банков могут чередоваться более точно.

Многоцелевая команда включает в себя различные подкоманды для обучения и калибровки шины данных.

Рекомендации

  1. ^ а б Смит, Райан (14 июля 2020 г.). «Выпущены спецификации памяти DDR5: подготовка к выпуску DDR5-6400 и не только». АнандТех. Получено 15 июля, 2020.
  2. ^ Манион, Уэйн (31 марта 2017 г.). «DDR5 увеличит пропускную способность и снизит энергопотребление». Технический отчет. Получено 1 апреля, 2017.
  3. ^ Каннингем, Эндрю (31 марта 2017 г.). «Оперативная память DDR5 нового поколения в 2018 году удвоит скорость DDR4». Ars Technica. Получено 15 января, 2018.
  4. ^ «Новый стандарт DDR5 SDRAM поддерживает вдвое большую пропускную способность, чем DDR4». AppleInsider. Получено 21 июля, 2020.
  5. ^ Доктор Ян Катресс. "Взгляд на суб-тайминги и задержки DDR5". Anandtech.
  6. ^ Лилли, Пол (22 сентября 2017 г.). «Память DDR5 в два раза быстрее, чем DDR4, и намечено на 2019 год». ПК-геймер. Получено 15 января, 2018.
  7. ^ а б Тайсон, Марк (22 сентября 2017 г.). «Rambus анонсирует первый в отрасли полностью функциональный модуль DIMM DDR5 - RAM - Новости». hexus.net.
  8. ^ Малакар, Абхишек (18 ноября 2018 г.). «SK Hynix разрабатывает первый чип памяти DDR5-5200 16 Гб». Архивировано из оригинал 31 марта 2019 г.. Получено 18 ноября, 2018.
  9. ^ Шилов, Антон. "SK Hynix Подробнее о DDR5-6400". www.anandtech.com.
  10. ^ «SK Hynix, Samsung подробно описывают продукты DDR5, которые появятся в этом году». Оборудование Тома. 23 февраля 2019.
  11. ^ «SK hynix выпускает первую в мире память DDR5 DRAM». www.hpcwire.com.
  12. ^ "SK hynix: запуск DDR5 DRAM". businesskorea.co.kr.
  13. ^ «JEDEC обновляет стандарт для устройств памяти с низким энергопотреблением: LPDDR5» (Пресс-релиз). JEDEC. 19 февраля 2019.
  14. ^ Лилли, Пол (22 сентября 2017 г.). «Память DDR5 в два раза быстрее, чем DDR4, и намечено на 2019 год».
  15. ^ «Что мы знаем о DDR5 на данный момент». Оборудование Тома. 7 июня 2019.
  16. ^ «DDR5 - полное руководство!». 27 апреля 2019.
  17. ^ Верхейде 2019-05-22T16: 50: 03Z, Арне. «Утечка Intel Server Roadmap показывает DDR5, PCIe 5.0 в 2021 году, Granite Rapids в 2022 году». Оборудование Тома.
  18. ^ Лиза, вс (28 октября 2020 г.) [2020]. «Процессоры AMD - Ryzen 5 5600X для настольных ПК». Официальный AMD. В архиве с оригинала 28 октября 2020 г.. Получено 28 октября, 2020.
  19. ^ «HW News - Суперкомпьютерный криптомайнинг вредоносного ПО, DDR5 и AMD, Ryzen 3 1200 AF». Геймеры Nexus.
  20. ^ «P8900 PMIC для модулей DDR5 RDIMM и LRDIMM». Renesas. Получено 19 июля, 2020.
    «P8911 PMIC для клиентских модулей памяти DDR5». Renesas. Получено 19 июля, 2020.
  21. ^ Заявка США 2019/0340142, Патель, Шветаль Арвинд; Чжан, Энди и Мэн, Вэнь Цзе и др., «Протокол и работа интерфейса DDR5 PMIC», опубликовано 7 ноября 2019 г., назначено Интегрированная технология устройств, Inc. 
  22. ^ "DDR5 Full Spec Draft Rev0.1" (PDF). Комитет JEDEC JC42.3. 4 декабря 2017 г.. Получено 19 июля, 2020.

внешняя ссылка