Макет против схемы - Layout Versus Schematic

В Макет против схемы (LVS) - это класс автоматизация проектирования электроники (EDA) программное обеспечение для проверки, которое определяет, макет интегральной схемы соответствует оригиналу схематический или же принципиальная электрическая схема дизайна.

Фон

Успешный проверка правил проектирования (DRC) гарантирует, что компоновка соответствует правилам, разработанным / необходимым для безупречного изготовления. Однако это не гарантирует, что это действительно схема, которую вы хотите изготовить. Здесь используется проверка LVS.

Потребность в таких программах была признана относительно рано в истории ИС, и программы для выполнения этого сравнения были написаны еще в 1975 году.[1] Эти ранние программы работали в основном на уровне изоморфизм графов, проверяя, действительно ли схема и макет идентичны. С появлением цифровой логики это стало слишком ограничительным, поскольку одна и та же функция может быть реализована множеством различных (и неизоморфных) способов. Поэтому LVS был дополнен формальная проверка эквивалентности, который проверяет, выполняют ли две схемы одну и ту же функцию, не требуя изоморфизма.[2]

Проверять

Программное обеспечение проверки LVS распознает нарисованные формы макета, которые представляют электрические компоненты схемы, а также связи между ними. Этот список соединений сравнивается программным обеспечением "LVS" с аналогичной схемой или схемой список соединений.

Проверка LVS включает три этапа:

  1. Извлечение: программа берет файл базы данных, содержащий все нарисованные слои для представления схемы во время компоновки. Затем он запускает базу данных во многих областях на основе логические операции для определения представленных на чертеже полупроводниковых компонентов по слоям их конструкции. По площади логические операции использовать полигональные области в качестве входных и генерировать выходные полигональные области из этих операций. Эти операции используются для определения уровней распознавания устройств, выводов этих устройств, проводников и переходных структур, а также расположения выводов (также известных как точки иерархического соединения). Слои, которые образуют устройства, могут иметь различные измерения, и эти измерения могут быть прикреплены к этим устройствам. Слои, которые представляют собой «хорошую» проводку (проводники), обычно изготавливаются из металлов и называются металлами. Вертикальные соединения между этими слоями часто называют переходными отверстиями.
  2. Сокращение: во время сокращения программное обеспечение объединяет извлеченные компоненты в последовательные и параллельные комбинации, если это возможно, и генерирует список соединений представление базы данных макета. Аналогичное сокращение выполняется для "исходного" списка соединений схемы.
  3. Сравнение: извлеченный список соединений компоновки затем сравнивается со списком соединений, взятым из принципиальной схемы. Если два списка соединений совпадают, схема проходит проверку LVS. На данный момент он считается «LVS чистым». (Математически компоновка и схематические списки соединений сравниваются путем выполнения Изоморфизм графов проверьте, эквивалентны ли они.)

В большинстве случаев макет не проходит LVS в первый раз, когда инженер-макетник проверяет отчеты программного обеспечения LVS и вносит изменения в макет. Типичные ошибки, возникающие во время LVS, включают:

  1. Короткое замыкание: два или более провода, которые нельзя соединять, были и должны быть разъединены.
  2. Открывается: провода или компоненты, которые должны быть подключены, остаются свисающими или подключенными частично. Чтобы это исправить, они должны быть правильно подключены.
  3. Несоответствие компонентов: были использованы компоненты неправильного типа (например, MOS-устройство с низким Vt вместо стандартного Vt MOS-устройства)
  4. Отсутствующие компоненты: ожидаемый компонент был исключен из макета.
  5. Несоответствие параметров: компоненты в список соединений может содержать свойства. Инструмент LVS можно настроить для сравнения этих свойств с желаемым допуском. Если этот допуск не соблюден, запуск LVS считается имеющим ошибку свойства. Проверяемый параметр может не соответствовать точному совпадению, но все же может пройти, если допуск инструмента lvs позволяет это. (пример: если резистор в схеме имел сопротивление = 1000 (Ом), а в извлеченном списке соединений был согласованный резистор с сопротивлением = 997 (Ом), а допуск был установлен на 2%, то этот параметр устройства будет проходить как 997 в пределах 2% от 1000 (997 - это 99,7% от 1000, что находится в диапазоне от 98% до 102% допустимой погрешности допуска + -2%))

Программного обеспечения

Коммерческое программное обеспечение

Бесплатно программное обеспечение

Рекомендации

  1. ^ Бэрд, HS; Чо, Ю.Е. (1975). Система проверки дизайна художественного произведения. Материалы 12-й конференции по автоматизации проектирования. IEEE Press. С. 414–420.
  2. ^ Фабио Соменци и Андреас Кюльманн, Проверка эквивалентности, глава 4 (том 2) Справочник по автоматизации проектирования электроники для интегральных схем, Лаваньо, Мартин и Шеффер, ISBN  0-8493-3096-3