Логическое усилие - Logical effort

Методика логическое усилие, термин, придуманный Иван Сазерленд и Боб Спроул в 1991 году - это простой метод, используемый для оценка задержки в CMOS цепь. При правильном использовании он может помочь в выборе вентилей для заданной функции (включая количество необходимых ступеней) и выбора размеров вентилей для достижения минимальной задержки, возможной для схемы.

Вывод задержки в логическом элементе

Задержка выражается в единицах базовой задержки, τ = 3RC, задержка инвертора, управляющего идентичным инвертором без дополнительной емкости, добавляемой межсоединениями или другими нагрузками; безразмерное число, связанное с этим, известно как нормализованная задержка. (Некоторые авторы предпочитают определять базовую единицу задержки как разветвление из 4 delay - задержка одного инвертора, управляющего 4 идентичными инверторами). Абсолютная задержка тогда просто определяется как произведение нормированной задержки затвора, d, и τ:

${\displaystyle d_{abs}=d\cdot \tau }$

В типичном 600-нм процессе τ составляет около 50 пс. Для 250-нм техпроцесса τ составляет около 20 пс. В современных процессах с длиной волны 45 нм задержка составляет примерно от 4 до 5 пс.

Нормализованная задержка в логическом элементе может быть выражена как сумма двух основных членов: нормализованная паразитарная задержка, п (что является внутренней задержкой ворот и может быть обнаружено, рассматривая движение ворот без нагрузки), и сценическое усилие, ж (который зависит от нагрузки, как описано ниже). Вследствие этого,

${\displaystyle d=f+p}$

Сценическое усилие делится на два компонента: логическое усилие, грамм, который представляет собой отношение входной емкости данного затвора к входной емкости инвертора, способного выдавать такой же выходной ток (и, следовательно, является константой для определенного класса затвора и может быть описан как захват внутренних свойств затвора) , и электрическое усилие, час, которая представляет собой отношение входной емкости нагрузки к емкости затвора. Обратите внимание, что «логическое усилие» не учитывает нагрузку, и, следовательно, у нас есть термин «электрическое усилие», которое учитывает нагрузку. В этом случае сценическое усилие просто:

${\displaystyle f=gh}$

Объединение этих уравнений дает базовое уравнение, которое моделирует нормированную задержку через один логический вентиль:

${\displaystyle d=gh+p}$

Процедура расчета логического усилия одного этапа

Инверторы CMOS вдоль критического пути обычно проектируются с гаммой, равной 2. Другими словами, pFET инвертора имеет в два раза большую ширину (и, следовательно, в два раза большую емкость), чем nFET инвертора, чтобы получить примерно одинаковый сопротивление pFET как сопротивление nFET, чтобы получить примерно равные токи включения и токи уменьшения.^[1][2]

Выбирайте размеры всех транзисторов таким образом, чтобы выходной сигнал затвора был равен выходному напряжению инвертора, построенного из PMOS размера 2 и NMOS размера 1.

Выходное напряжение затвора равно минимальному - по всем возможным комбинациям входов - выходному управлению затвора для этого входа.

Выходной привод затвора для данного входа равен драйву на его выходном узле.

Привод в узле равен сумме приводов всех транзисторов, которые включены и чей исток или сток находятся в контакте с рассматриваемым узлом. Транзистор PMOS включен, когда его напряжение затвора равно 0. Транзистор NMOS включен, когда его напряжение затвора равно 1.

После выбора размеров логическое усилие на выходе затвора представляет собой сумму ширин всех транзисторов, исток или сток которых контактирует с выходным узлом. Логическое усилие каждого входа на затвор - это сумма ширин всех транзисторов, затвор которых находится в контакте с этим входным узлом.

Логическое усилие всего элемента - это отношение его логического усилия на выходе к сумме логических усилий на входе.

Многоступенчатые логические сети

Основное преимущество метода логических усилий состоит в том, что его можно быстро распространить на схемы, состоящие из нескольких этапов. Полная нормализованная задержка пути D можно выразить через общую усилие по пути, F, а паразитная задержка пути п (что является суммой отдельных паразитных задержек):

${\displaystyle D=NF^{1/N}+P}$

Усилие на пути выражается через логическое усилие пути г (продукт индивидуальных логических усилий ворот), а электрическое усилие на пути ЧАС (отношение нагрузки тракта к его входной емкости).

Для путей, где каждые ворота управляют только одним дополнительным воротом (т. Е. Следующими воротами на пути),

${\displaystyle F=GH}$

Однако для цепей, которые разветвляются, дополнительная усилие ветвления, б, необходимо учитывать; это отношение общей емкости, управляемой затвором, к емкости на интересующем пути:

${\displaystyle b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}}$

Это дает усилие ветвления пути B который является продуктом отдельных стадий разветвления; общее усилие на пути тогда

${\displaystyle F=GHB}$

Видно, что б = 1 для ворот, управляющих только одним дополнительным воротом, фиксация B = 1 и приведение формулы к более ранней версии без ветвления.

Минимальная задержка

Можно показать, что в многокаскадных логических сетях минимально возможная задержка на конкретном пути может быть достигнута путем проектирования схемы так, чтобы каскадные усилия были равны. Для данной комбинации ворот и известной нагрузки, B, г, и ЧАС все исправлены, вызывая F Быть исправленным; следовательно, размеры отдельных ворот должны быть такими, чтобы усилия отдельной сцены были

${\displaystyle f=F^{1/N}}$

где N количество ступеней в цепи.

Примеры

Задержка в инверторе

Схема инвертора CMOS.

По определению, логическое усилие грамм инвертора составляет 1. Если инвертор управляет эквивалентным инвертором, электрическое усилие час также 1.

Паразитарная задержка п инвертора также 1 (это можно найти, рассматривая Элмор задержка модель инвертора).

Следовательно, общая нормализованная задержка инвертора, управляющего эквивалентным инвертором, равна

${\displaystyle d=gh+p=(1)(1)+1=2}$

Задержка в воротах NAND и NOR

Логическое усилие логического элемента И-НЕ с двумя входами рассчитывается как грамм = 4/3, потому что логический элемент И-НЕ с входной емкостью 4 может управлять таким же током, что и инвертор, с входной емкостью 3. Точно так же логическое усилие логического элемента ИЛИ-НЕ с двумя входами может быть найдено равным грамм = 5/3. Из-за меньшего логического усилия вентили NAND обычно предпочтительнее вентилей NOR.

Для ворот большего размера логическое усилие выглядит следующим образом:

Логическое усилие для входов статических КМОП-вентилей, с гаммой = 2

	Количество входов
Тип ворот	1	2	3	4	5	п
Инвертор	1	Нет данных	Нет данных	Нет данных	Нет данных	Нет данных
NAND	Нет данных	${\displaystyle {\frac {4}{3}}}$	${\displaystyle {\frac {5}{3}}}$	${\displaystyle {\frac {6}{3}}}$	${\displaystyle {\frac {7}{3}}}$	${\displaystyle {\frac {n+2}{3}}}$
НИ	Нет данных	${\displaystyle {\frac {5}{3}}}$	${\displaystyle {\frac {7}{3}}}$	${\displaystyle {\frac {9}{3}}}$	${\displaystyle {\frac {11}{3}}}$	${\displaystyle {\frac {2n+1}{3}}}$

Нормализованная паразитная задержка вентилей И-НЕ и ИЛИ-ИЛИ равна количеству входов.

Следовательно, нормализованная задержка логического элемента И-НЕ с двумя входами, управляющего идентичной копией самого себя (так что электрическое усилие равно 1), равна

${\displaystyle d=gh+p=(4/3)(1)+2=10/3}$

а для двухвходового логического элемента ИЛИ-НЕ задержка равна

${\displaystyle d=gh+p=(5/3)(1)+2=11/3}$

Рекомендации

1. Бакос, Джейсон Д. «Основы проектирования микросхем СБИС». Университет Южной Каролины. п. 23. Архивировано из оригинал 8 ноября 2011 г.. Получено 8 марта 2011.
2. Dielen, M .; Теувен, Дж. Ф. М. (1987). Оптимальная структура CMOS для разработки библиотеки ячеек. п. 11.

дальнейшее чтение

• Сазерленд, Иван Э .; Спроул, Роберт Ф .; Харрис, Дэвид Ф. (1999). Логические усилия: создание быстрых схем КМОП. Морган Кауфманн. ISBN  1-55860-557-6.
• Weste, Neil H.E .; Харрис, Дэвид (2011). CMOS VLSI Design: A Circuits and Systems Perspective, 3-е изд.. Пирсон / Аддисон-Уэсли. ISBN  0-321-54774-8.