Расчет задержки - Delay calculation

Расчет задержки термин, используемый в конструкция интегральной схемы для расчета задержка ворот одного логический вентиль и прикрепленные к нему провода. Напротив, статический временной анализ вычисляет задержки для всех путей, используя вычисление задержки для определения задержки каждого затвора и провода.

Есть много методов, используемых для расчета задержки для самого гейта. Выбор зависит в первую очередь от требуемой скорости и точности:

  • Симуляторы схем, такие как СПЕЦИЯ может быть использовано. Это наиболее точный, но самый медленный метод.
  • Двумерные таблицы[1] обычно используются в таких приложениях, как логический синтез, размещение и маршрутизация. Эти таблицы принимают выходную нагрузку и крутизну входного сигнала, а также генерируют задержку цепи и крутизну выхода.
  • Очень простая модель под названием К-фактор модель иногда используется. Это приближает задержку как постоянную плюс k раз больше емкости нагрузки.
  • Более сложная модель под названием Delay Calculation Language,[2] или DCL, вызывает определенную пользователем программу всякий раз, когда требуется значение задержки. Это позволяет представлять произвольно сложные модели, но вызывает серьезные проблемы разработки программного обеспечения.
  • Логическое усилие обеспечивает простой расчет задержки, который учитывает размер ворот и поддается анализу.

Точно так же есть много способов рассчитать задержку провода. Задержка провода обычно будет разной для каждого пункта назначения. В порядке увеличения точности (и уменьшения скорости) наиболее распространенными методами являются:

  • Сосредоточенный C. Вся емкость провода применяется к выходу затвора, а задержка через сам провод игнорируется.
  • Элмор задержка[3] - это простое приближение, которое часто используется там, где важна скорость вычислений, но нельзя игнорировать задержку в самой сети. Он использует значения R и C сегментов провода в простом вычислении. Задержка каждого сегмента провода равна R этого сегмента, умноженному на значение нижестоящего C. Затем все задержки суммируются от корня. (Предполагается, что сеть имеет древовидную структуру, что верно для большинства цепей в чипах. В этом случае задержка Элмора может быть вычислена за время O (N) с двумя обходами дерева. Если сеть не имеет древовидной структуры, задержка Элмора все еще может быть вычислена , но требует матричных вычислений.)
  • Соответствие моментов это более сложный аналитический метод. Его можно рассматривать либо как сопоставление нескольких моментов во временной области, либо как поиск хорошего рационального приближения ( Приближение Паде ) в частотной области. (Они очень тесно связаны - см. Преобразование Лапласа.) Это также можно рассматривать как обобщение задержки Элмора, которое соответствует первому моменту во временной области (или вычисляет однополюсное приближение в частотной области - они эквивалентны). Первое использование этой техники, AWE,[4] использовалось явное сопоставление моментов. Новые методы, такие как PRIMA[5] и PVL используют неявное сопоставление моментов, основанное на Крыловские подпространства. Эти методы медленнее, чем у Элмора, но более точны. По сравнению с моделированием схем они быстрее, но менее точны.
  • Симуляторы схем, такие как СПЕЦИЯ может быть использовано. Обычно это наиболее точный, но самый медленный метод.
  • DCL, как определено выше, может использоваться как для межсоединения, так и для задержки затвора.

Часто имеет смысл совмещать расчет затвора и всего провода, подключенного к его выходу. Эту комбинацию часто называют задержка этапа.

Задержка провода или затвора также может зависеть от поведения соседних компонентов. Это один из основных эффектов, который анализируется во время целостность сигнала чеки.

Расчет задержки в цифровом дизайне

В контексте полузаказного цифрового дизайна предварительно охарактеризованная цифровая информация часто абстрагируется в форме вышеупомянутой двумерной справочной таблицы (LUT). Идея полу-нестандартного метода проектирования заключается в использовании блоков предварительно созданных и протестированных компонентов для создания чего-то большего, например, микросхемы.

В этом контексте блоки логические ворота такие как И-НЕ, ИЛИ, И и т. д. Хотя в действительности эти затворы будут состоять из транзисторов, полу-заказной инженер будет знать только информацию о задержке от входного контакта к выходному контакту, называемую временной дугой. В 2D-таблице представлена ​​информация о вариативности задержки затвора относительно двух независимых переменных, обычно скорости изменения сигнала на входе и нагрузки на выходном контакте. Эти две переменные на языке дизайна называются поворотом и нагрузкой.

А статический временной анализ Engine сначала рассчитает задержку отдельных ячеек и объединит их вместе для дальнейшего анализа.

Статистический расчет задержки

Смотрите также: Статистический статический временной анализ

По мере того, как размеры микросхемы становятся меньше, задержки как ворот, так и проводов, возможно, придется рассматривать как статистические оценки, а не детерминированные величины. Для ворот это требует расширения форматов библиотеки. Для проводов это требует методов, которые могут вычислить средние значения и распределения задержек проводов. В обоих случаях критически важно уловить зависимость от основных переменных, таких как пороговое напряжение и толщина металла, поскольку они приводят к корреляциям между задержками соседних компонентов. Видеть [6] для раннего примера.

Смотрите также

Рекомендации

  1. ^ Э.-Й. Чанг, Б.-Х. Джу, Ю.-К. Ли, К.-Х. Ким и С.-Х. Ли, «Усовершенствованный метод анализа задержки для субмикронной технологии ASIC», в Proc. IEEE 5th Int. ASIC Conf. 1992, стр. 471-474.
  2. ^ Стандарт IEEE, включая DCL
  3. ^ * В. К. Элмор, Переходный отклик линейных сетей с демпфированием, особенно в отношении широкополосных усилителей, Журнал прикладной физики, январь 1948 г., том 19, выпуск 1, стр. 55-63.
  4. ^ * Pillage, L.T .; Рорер, Р.А., Оценка асимптотической формы сигнала для временного анализа
  5. ^ * Odabasioglu, A .; Челик, М .; Пиледжи, L.T., PRIMA: пассивный алгоритм макромоделирования межсоединений пониженного порядка, IEEE Transactions по автоматизированному проектированию интегральных схем и систем, Том 17, Выпуск 8, август 1998 г., стр. 645 - 654
  6. ^ Ин Лю; Pileggi, L.T .; Стройвас, AJ, (1999) Снижение порядка модели RC (L) межсоединения, включая вариационный анализ, материалы 36-й конференции по автоматизации проектирования, 21–25 июня 1999 г., стр. 201 - 206