SRAM с четырьмя скоростями - Quad Data Rate SRAM

Счетверенная скорость передачи данных (QDR) SRAM это тип статическая RAM память компьютера который может передать до четырех слов данные в каждом Часы цикл. Нравиться SDRAM с двойной скоростью передачи данных (DDR), QDR SRAM передает данные как по переднему, так и по заднему фронту тактового сигнала. Основная цель этой возможности - обеспечить возможность чтения и записи на высоких тактовых частотах без потери полосы пропускания из-за циклов переключения шины, возникающих в DDR SRAM. QDR SRAM использует два тактовых генератора, один для чтения данных и один для записи данных, и имеет отдельные шины чтения и записи данных (также известные как раздельный ввод-вывод), тогда как DDR SRAM использует один тактовый сигнал и имеет одну общую шину данных, используемую для обоих читает и пишет (также известный как общий ввод-вывод). Это помогает устранить проблемы, вызванные задержкой распространения тактовой схемы, и позволяет создать иллюзию одновременных операций чтения и записи (как видно на шине, хотя внутренняя память по-прежнему имеет обычный единственный порт - операции конвейерные, но последовательные).

Когда учитываются все сигналы ввода / вывода данных, QDR SRAM не в 2 раза быстрее, чем DDR SRAM, но на 100% эффективнее при чередовании операций чтения и записи. Напротив, DDR SRAM наиболее эффективна, когда постоянно повторяется только один тип запроса, например только циклы чтения. Когда циклы записи чередуются с циклами чтения, один или несколько циклов теряются для переключения шины, чтобы избежать конфликта данных, следовательно, эффективность шины снижается. Большинство производителей SRAM сконструировали QDR и DDR SRAM, используя один и тот же физический кремний, дифференцированный послепроизводственным выбором (например, перегорание предохранителя на кристалле).

QDR SRAM была разработана для высокоскоростных коммуникации и сеть приложения, в которых скорость передачи данных важнее стоимости, энергоэффективности или плотности. Технология была создана Микрон и Кипарис, позже последовали IDT, тогда NEC, Samsung и Renesas. Память Quad Data Rate II + в настоящее время разрабатывается Cypress Semiconductor для радиационно-стойких сред.

Ввод / вывод

Входы часов

4 линии часов:

  • Входные часы:
    • K
    • not-K, или / K
  • Выходные часы:
    • C
    • not-C или / C

Управляющие входы

Две линии управления:

  • Включение запрета записи: / WPS
  • не-чтение включить: / RPS

автобусов

Одна адресная шина и две шины данных:

  • Адресная шина
  • Данные в шине
  • Шина вывода данных

Схема тактирования

  • Адреса
    • Адрес чтения зафиксирован на переднем фронте C
    • Адрес записи зафиксирован на переднем фронте K (в режиме пакета из 4 пакетов используется пакет из 2 передающих фронтов не-K)
  • Данные
    • Написать
      • Если / WPS низкий
        • Слово данных о Данные в фиксируется на переднем фронте K
        • Следующее слово данных на Данные в фиксируется на переднем фронте / K
    • Читать
      • Чтение - это двухцикловый процесс
      • Если / RPS низкий
        • Первый нарастающий фронт C фиксирует адрес чтения A
        • Второй нарастающий фронт C помещает слово данных из адреса A в Данные на выходе автобус
        • Следующий нарастающий фронт / C помещает следующее слово данных с адреса A + 1 на Данные на выходе автобус

внешняя ссылка

  • AN4065 Руководство по дизайну QDR-II, QDR-II +, DDR-II, DDR-II +