Логический синтез - Logic synthesis

В компьютерной инженерии логический синтез это процесс, посредством которого абстрактная спецификация желаемого схема поведение, обычно в зарегистрировать уровень передачи (RTL), превращен в проектную реализацию с точки зрения логические ворота обычно компьютерная программа называется инструмент синтеза. Общие примеры этого процесса включают синтез конструкций, указанных в языки описания оборудования, включая VHDL и Verilog.[1] Некоторые инструменты синтеза генерируют битовые потоки за программируемые логические устройства Такие как PAL или же ПЛИС, а другие нацелены на создание ASIC. Логический синтез - один из аспектов автоматизация проектирования электроники.

История логического синтеза

Корни логического синтеза можно проследить до трактовки логики Джордж Буль (1815–1864 гг.), В том, что сейчас называется Булева алгебра. В 1938 г. Клод Шеннон показал, что двузначный Булева алгебра можно описать работу коммутационных цепей. В первые дни логический дизайн включал манипулирование таблица истинности представления как Карты Карно. Минимизация логики на основе карт Карно руководствуется набором правил того, как записи в картах могут быть объединены. Дизайнер-человек обычно может работать только с картами Карно, содержащими от четырех до шести переменных.

Первый шаг к автоматизации минимизация логики было введение Алгоритм Куайна – Маккласки Этот метод точной минимизации представил понятие основных импликантов и минимальных затрат, которые станут краеугольным камнем двухуровневая минимизация. В настоящее время гораздо более эффективный Минимизатор эвристической логики эспрессо стал стандартным инструментом для этой операции.[нуждается в обновлении ] Еще одна область ранних исследований заключалась в минимизации состояний и кодировании конечные автоматы (Конечные автоматы), задача, которая была проклятием дизайнеров. Приложения для логического синтеза лежат в первую очередь в проектировании цифровых компьютеров. Следовательно, IBM и Bell Labs сыграл решающую роль в ранней автоматизации логического синтеза. Эволюция от дискретная логика компоненты для программируемые логические массивы (PLA) ускорили потребность в эффективной двухуровневой минимизации, поскольку минимизация членов в двухуровневом представлении уменьшает площадь в PLA.

Однако двухуровневые логические схемы имеют ограниченное значение в очень крупномасштабная интеграция (СБИС) конструкция; в большинстве проектов используется несколько уровней логики. Фактически, почти любое представление схемы в RTL или Behavioral Description является многоуровневым представлением. Первой системой, которая использовалась для разработки многоуровневых схем, была LSS от IBM. Он использовал локальные преобразования для упрощения логики. Работа над LSS и кремниевым компилятором Yorktown стимулировала быстрый прогресс исследований в области логического синтеза в 1980-х годах. Несколько университетов внесли свой вклад, сделав свои исследования доступными для общественности, в первую очередь SIS из Калифорнийский университет в Беркли, RASP от Калифорнийский университет в Лос-Анджелесе и жирным шрифтом от Университет Колорадо, Боулдер. В течение десятилетия технология перекочевала на продукты коммерческого логического синтеза, предлагаемые компаниями, занимающимися автоматизацией электронного проектирования.

Логические элементы

Логический дизайн это шаг в стандартном цикле проектирования, в котором функциональный дизайн из Электронная схема преобразуется в представление, которое фиксирует логические операции, арифметические операции, поток управления и т. д. Обычный результат этого шага: RTL описание. За логическим дизайном обычно следует схемотехника шаг. В современном автоматизация проектирования электроники части логического дизайна могут быть автоматизированы с использованием синтез высокого уровня инструменты, основанные на поведенческом описании схемы.[2]

Различные представления булевых операций

Логические операции обычно состоят из логических операций AND, OR, XOR и NAND и являются наиболее основными формами операций в электронной схеме. Арифметические операции обычно реализуются с использованием логических операторов.

Синтез высокого уровня или поведенческий синтез

Основная статья: Синтез высокого уровня

С целью повышения продуктивности проектировщиков исследовательские усилия по синтезу схем, определенных на поведенческом уровне, привели к появлению коммерческих решений в 2004 году.[3] которые используются для проектирования сложных ASIC и FPGA. Эти инструменты автоматически синтезируют схемы, указанные с использованием языков высокого уровня, таких как ANSI C / C ++ или SystemC, в спецификацию уровня передачи регистров (RTL), которая может использоваться в качестве входных данных для потока логического синтеза на уровне вентилей.[3] При использовании высокоуровневого синтеза, также известного как синтез ESL, распределение работы по тактовым циклам и по структурным компонентам, таким как ALU с плавающей запятой, выполняется компилятором с использованием процедуры оптимизации, тогда как с помощью логического синтеза RTL (даже из поведенческих Verilog или VHDL, где поток выполнения может выполнять несколько операций чтения и записи в переменную в течение тактового цикла) эти решения о выделении уже приняты.

Минимизация многоуровневой логики

Смотрите также: Оптимизация логики и Минимизация схемы

Типичные практические реализации логической функции используют многоуровневую сеть логических элементов. Начиная с RTL-описания проекта, инструмент синтеза создает соответствующий многоуровневый Логическая сеть.

Затем эта сеть оптимизируется с использованием нескольких технологий, не зависящих от технологии, прежде чем будут выполнены технологически зависимые оптимизации. Типичная функция затрат при оптимизации, не зависящей от технологии, составляет полную буквальный подсчет факторизованного представления логической функции (которое довольно хорошо коррелирует с площадью схемы).

Наконец, оптимизация, зависящая от технологии, преобразует технологически независимую схему в сеть ворот в данной технологии. Простые оценки затрат заменяются более конкретными оценками, основанными на реализации, во время и после картирования технологий. Отображение ограничено такими факторами, как доступные вентили (логические функции) в технологической библиотеке, размеры привода для каждого логического элемента и задержка, мощность, и характеристики площади каждого ворот.


Смотрите также

Сноски

  1. ^ «Синтез: Verilog to Gates» (PDF).
  2. ^ Навид А. Шервани (1999). Алгоритмы автоматизации физического проектирования СБИС (3-е изд.). Kluwer Academic Publishers. п. 4. ISBN  978-0-7923-8393-2.
  3. ^ а б EETimes: Развертывание высокоуровневого синтеза позволяет ESL[постоянная мертвая ссылка ]

Рекомендации

  • Справочник по автоматизации проектирования электроники для интегральных схемЛаваньо, Мартином и Шеффером, ISBN  0-8493-3096-3 Обзор области Автоматизация электронного проектирования. Приведенное выше резюме было взято, с разрешения, из главы 2 тома 2, Логический синтез Сунил Хатри и Нарендра Шеной.
  • Последовательный подход к логическому синтезу для архитектур FPGA, Бургун Люк, Грейнер Ален и Прадо Лопес Эдес, Труды международной конференции по Asic (ASICON), Пекин, октябрь 1994 г., стр. 104–107.

дальнейшее чтение

  • Цзе-Хун (Роланд) Цзян, Шринивас Девадас (2009). «Логический синтез в двух словах». Ин Лаунг-Тернг Ван; Яо-Вэнь Чанг; Кван-Тинг Ченг (ред.). Автоматизация электронного проектирования: синтез, проверка и тестирование. Морган Кауфманн. ISBN  978-0-12-374364-0. Глава 6.
  • Гэри Д. .... Хачтель; Фабио Соменци (1996). Алгоритмы логического синтеза и проверки. Springer. ISBN  0-7923-9746-0. также опубликовано как мягкое покрытие ISBN  0-387-31004-5 в 2006 г.
  • Соха Хассун; Цутому Сасао, ред. (2002). Логический синтез и проверка. Kluwer. ISBN  978-0-7923-7606-4.