Вариант процесса (полупроводник) - Process variation (semiconductor)

Вариант процесса является естественным изменением атрибутов транзисторов (длина, ширина, толщина оксида), когда интегральные схемы находятся сфабрикованный.[1] Величина изменения процесса становится особенно заметной при меньших технологические узлы (<65 нм) по мере того, как вариация становится больше в процентах от полной длины или ширины устройства и когда размеры элементов приближаются к фундаментальным размерам, таким как размер атомов и длина волны используемого света для создания рисунка литографических масок.

Вариации процесса вызывают измеримые и предсказуемые отклонения в выходных характеристиках всех цепей, но особенно аналоговые схемы из-за несоответствия.[2] Если отклонение приводит к тому, что измеренная или смоделированная производительность определенного выходного показателя (полоса пропускания, усиление, время нарастания и т. Д.) Падает ниже или выше спецификации для конкретной схемы или устройства, это снижает общий доход для этого набора устройств. .

История

Первое упоминание о вариации в полупроводниках было сделано Уильям Шокли, соавтор транзистора, в своем анализе пробоя перехода в 1961 году.[3]

Анализ систематической изменчивости был выполнен Шеммертом и Циммером в 1974 г. в их статье о чувствительности к пороговому напряжению.[4] Это исследование изучало влияние толщины оксида и энергии имплантации на пороговое напряжение из MOS устройств.

источники отклонений 1) толщина оксида затвора 2) случайные колебания примеси 3) геометрия устройства, литография в нанометровом диапазоне

Характеристика

Литейные производства полупроводников проводят анализ изменчивости атрибутов транзисторов (длина, ширина, толщина оксида и т. Д.) Для каждого нового технологического узла. Эти измерения записываются и предоставляются клиентам, например, производителям полупроводников. Этот набор файлов в отрасли обычно называют «файлами моделей» и используются инструментами EDA для моделирования конструкций.

ФЕОЛ

Обычно модели процессов (например, HSPICE) включают обработать углы на основе Fронт End Ож Lине условия. Они часто центрируются в типичной или номинальной точке, а также содержат быстрые и медленные углы, часто разделенные на углы N-типа и P-типа, которые по-разному влияют на нелинейные активные устройства N + / P +. Примеры TT для номинальных транзисторов N + и P +, FF для быстрых транзисторов N + и P +, FS для быстрых транзисторов N + и медленных P + и т. д.

BEOL

Смотрите также: Задний конец линии

При моделировании паразитной разводки ортогональный набор технологических углов часто поставляется вместе с декой паразитного извлечения. (Пример вытяжной деки STAR-RC). Эти углы обычно обозначаются как типичные / номинальные для целевого значения и углы Cbest / Cworst для различий в: толщине проводника, ширине проводника и толщине оксида проводника, которые приводят к наименьшей / наибольшей емкости проводки. Часто поставляется дополнительный угол, называемый RCbest и RCworst, который выбирает параметры проводника, которые приводят к лучшему (самому низкому) и худшему (самому высокому) сопротивлению проводки по толщине и ширине, а затем добавляет толщину оксида, которая добавляет наилучшее (самое низкое) и худшее. (самая высокая) емкость из-за толщины оксида, поскольку это значение не коррелирует напрямую с сопротивлением проводки.

Обходные пути и решения

Статистический анализ

Разработчики, использующие этот подход, запускают от десятков до тысяч симуляций, чтобы проанализировать, как выходы схемы будут вести себя в соответствии с измеренной изменчивостью транзисторов для этого конкретного процесса. Измеренные критерии для транзисторов записываются в файлы моделей, предоставляемые разработчикам для моделирования их схем перед моделированием.

Самый простой подход, используемый разработчиками, - это увеличение размера устройств, чувствительных к несоответствию.

Оптимизация топологии

Это используется для уменьшения отклонений из-за полировки и т. Д.[5]

Техники Узора

Чтобы уменьшить шероховатость краев линий, литография используются техники.

Смотрите также

Рекомендации

  1. ^ "Обзор архитектурных методов управления вариациями процесса ", Опросы ACM Computing, 2015
  2. ^ Патрик Дреннан "Понимание несоответствия MOSFET для аналоговой конструкции " Журнал IEEE по твердотельным схемам, том 38, № 3, Март 2003 г.
  3. ^ У. Шокли, "Проблемы, связанные с p-n-переходами в кремнии.” Твердотельная электроника, Том 2, Январь 1961 г., стр. 35–67.
  4. ^ В. Шеммерт, Г. Циммер "Пороговая чувствительность ионно-имплантированных м.о.т. транзисторов к изменению процесса." Письма об электронике, том 10, выпуск 9, 2 мая 1974 г., стр. 151-152.
  5. ^ «Управление изменением процесса в 45-нм технологии Intel CMOS». Intel Technology Journal, том 12, выпуск 2 17 июня 2008 г. http://www.intel.com/technology/itj/2008/v12i2/3-managing/1-abstract.htm

внешняя ссылка